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英飞凌可控硅模块T1189N16TOF原装现货--北京中兴博瑞

低触发电压的可控硅结构保护电路设计的详细介绍

    低触发电压的可控硅ESD 保护结构的设计摘要：当前的集成电路设计中大量采用了可控硅的设计结构来进行ESD的保护，但是一般的SCR保护结构很难满足现在低电压，以及一些特殊要求的集成电路ESD保护的要求。研究一种低触发电压的可控硅结构保护电路，通过和工艺寄生参数的结合，满足了低触发电压的设计要求。关键词：集成电路设计；英飞凌可控硅；可控硅结构；触发电流，引言静电放电（ESD）对CMOS集成电路的可靠性构成了很大威胁。随着集成电路设计水平的提高和应用领域的扩大，对于CMOS集成电路来说，由于特征尺寸较小，电源电压较低，ESD保护仅仅采用传统的二极管结构已经不能满足要求。

     目前广泛使用的ESD保护电路中，可控硅（SCR）结构具有单位面积下最高的ESD 保护性能，同时具有很好的大电流特性。在P 型衬底上有相邻的N阱及P阱, P阱中的P型注入区，P阱中的N 型注入区，N阱中的P型注入区，N阱中的N型注入区组成了PNPN 半导体结构。结构包含一个寄生PNP三极管Q1，一个寄生NPN 三极管Q2，以及寄生电阻R1，R2。一般情况下P 阱和N 阱的掺杂浓度较低，触发电压通常大于几十伏。在这种情况下，有可能SCR 保护结构还未开启，CMOS集成电路的内部电路由于ESD 放电而被损坏。为了降低SCR保护结构的触发电压，同时满足电路应用中大触发电流的要求，本文设计了一种改进的SCR 保护结构，可以有效地解决上述问题。2 高触发电流和低开启电压的SCR 结构的设计LVTSCR的设计原理。对于低压触发的SCR（Low-Voltage Triggered SCR，LVTSCR）的设计结构，从ESD放电的原理来看,主要考虑在正向的ESD脉冲下（即 I/O PAD为正电位，GND为零电位），器件中由N型注入区，P阱，N型注入区组成的NMOS管会发生雪崩击穿,并导致寄生的PNP三极管，和寄生的NPN三极管开启和泄放ESD电流. 而在反向的ESD脉冲下（即 I/O PAD 为负电位，GND 为零电位），整个LVTSCR器件表现为一个正偏的二极管特性。由于 LVTSCR的触发电压为器件内的NMOS管的雪崩击穿电压，LVTSCR保护结构的触发电压远远小于SCR保护结构。 但是，实际应用表明，SCR器件的失效部位绝大多数是在发生雪崩击穿的NMOS管上。NMOS管虽然降低了整个SCR保护结构的触发电压，但是它的ESD水平限制了SCR保护结构的ESD防护水平。 根据上述设计原理，本文提出的低触发电压的可控硅（SCR）静电放电保护器件，能充分发挥SCR结构具有的大电流特性和保护能力，提供一个较高的ESD防护水平.

    本文提出的可控硅结构包括P型衬底，P型衬底上通过注入形成N阱和P阱区域。在N阱区域内通过注入形成N型注入区和P型注入区，N型注入区和P型注入区与器件的第一输入端I/O PAD相连。在P阱区域内包含有N型注入区和P型注入区。两个N型注入区之间的表面具有栅氧化层，栅氧化层的表面是通过多晶硅淀积形成的栅极。N型注入区通过一个电阻与器件的第一输入端 I/O PAD相连，N型注入区，P型注入区和多晶硅栅极与器件的第二输入端GND相连。 与现有的SCR结构比较，本文提出的静电放电保护结构中，P阱内的N型注入区与器件的第一输入端I/O PAD是通过一个电阻相连，而图三中NMOS 管的漏极通过 N 阱与第一输入端I/O PAD相连。现有的SCR结构的失效部位绝大多数是在发生雪崩击穿的NMOS管上。由于在正向的ESD放电时（即I/O PAD为正电位，GND为 零电位），除了前述的PNPN电流泄放通路外，NMOS管下方的N型注入区，P阱，N型注入区所形成的寄生NPN三极管也是ESD电流的泄放通路。通常NPN管的电流泄放能力不如 PNPN 结构，因此最先损坏的是上述的NMOS管。

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德国Infineon是西门子集团旗下专业生产半导体器件的子公司，在2007年以前，Infineon旗下生产功率半导体的全资子公司，称为优派克（eupec)。

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T系列相控可控硅（ Phase Control Thyristors ）--平板型

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